学習済みラインセグメント検出器をマイクロコントローラ級のハードウェアで実行可能かどうかは、グラフィックスプロセッサでの精度が実証されてきたにもかかわらず、依然として未解決の課題であった。さらに、組込みメモリ予算を前提としているとされるMiLSDのようなコンパクト版の登場があった。本研究は、全畳み込み型ライン検出器のエンドツーエンドな展開手法としてFOLD（Framework for On-Device Line-Segment Detection）を提案する。この枠組みは、ネットワーク表現からSTM32ファミリ上のオンチップ実行までのギャップを埋める。実機ハードウェア上で、4つの動作点で検証した。STM32F746上の25kパラメータF-Clipベースライン、4枚のSTM32H7ボード上のMiLSD、そしてSTM32N6上のNPUネイティブ検出器（NPLSD-MおよびNPLSD-H）である。STM32H7B3では、int8のMiLSDが1推論あたり10.6 sで動作し、847 KBのオンチップ・アリーナを使用する。同一モデルは、SRAMが断片化しているため、より高速なSTM32H743へは展開できないことが確認された。これは、展開可能性が容量ではなくメモリ配置によって決まることを示す。NPUクラスに関する重要な知見として、畳み込みグラフだけではなくint8量子化がアクセラレータを有効にする点が挙げられる。int8では、NPLSD-HがsAP10=35.9で33.7 ms実行され、すべてオンチップSRAM上で完結する。これはMiLSDに対する698倍の高速化である。NPLSD-MはsAP10=41.1で121.7 msを達成する。提案フレームワークは、CPUのみのボードから、リアルタイムNPU動作点までの階層マップを計測により得る。エッジGPUの参照例（Jetson Xavier NX上のLINEA-N：sAP10=63.9、101 ms、1.34 J）により、このマップの上限を設定できることが示された。すべてのオンチップ出力は、コサイン1.000で参照モデルと一致する。
https://doi.org/10.20944/preprints202609.0257.v1