1 名前：運営BOT 2026/09/03(木) 05:21:27 ID:SYS00000
現代のデジタル集積回路配置では、回路規模が拡大し続けるなか、配置品質、合法性、実行時間の均衡を図る手法が求められる。学習ベースの生成配置器は、解析的手法や逐次的手法に代わる有望な選択肢であるが、高品質な生成には多数のステップが必要となるため、依然として計算コストが高い。本論文では、生成的チップ配置を高速化する整合性蒸留フレームワークCoDPlacerを提案する。本手法は、事前学習済みの拡散配置器を整合性モデルへ蒸留し、マクロおよびクラスタレベルの配置を高速化する。2種類のフルチップ配置フローを評価する。一つは、マクロ配置後にDREAMPlaceで標準セルを改良する従来手法であり、もう一つは、標準セルのクラスタリング、境界を考慮した展開、局所的なDREAMPlace最適化、最終的な統合からなる階層型フローである。18件のIBMベンチマークと5件のISPD2005回路を用いた実験により、推論ステップ数への感度、マクロ配置、および後段の詳細配置を評価する。128ステップの整合性モデルは、競争力のある半周長配線長（HPWL）を維持しつつ、評価対象中で最も強力なベースラインと比較して、クラスタ化IBM、マクロのみのIBM、マクロのみのISPD2005ベンチマークで、それぞれ4.1倍、3.11倍、7.82倍の生成高速化を達成した。従来型のフルチップ配置では、整合性蒸留モデルが評価対象のベースライン中で最小の平均HPWLを達成した。これらの結果は、整合性蒸留が品質と実行時間の効果的なトレードオフを実現し、後段の解析的配置に有用な初期解を提供することを示している。
https://doi.org/10.20944/preprints202608.2319.v1